泰克示波器在SDRAM调试中的应用
在当今嵌入式电路中，SDRAM作为高速内存使用越来越频繁，基本上涉及到FPGA的电路都会配备几片SDRAM存储数据。FPGA与SDRAM之间的时序关系，是研发工程师最关心的问题，也是设计过程中面临的最大挑战。
SDRAM( Synchronous Dynamic Random Access Memory)，同步动态随机存储器，同步是指Memory工作需要同步时钟，内部的命令的发送与数据的传输都以它为基准:动态是指存储陈列责要不断的则新来保证数据不丢失:随机是指数据不是线性依次存储，而是自由指定地址进行数据读写。
一、测试背景需求
在嵌入式电路中，最常用的两种内存是SDRAM和SRAM，其中，SRAM 读写方便、速度快，因为其地址线和数据线是独立并行的，但是其内存较�。Ｓ�1Mb,而且成本较高。而SDRAM内存较大，常用64Mb、128Mb， 成本较低，但是其控制器复杂，寻址麻烦，要不断刷新，因为其地址线和数据线是复用的。所以在嵌入式电路中SDRAM的调试更具有挑战性，其复杂的控制器，控制信号，常常使设计者陷入麻烦之中，大大降低的开发速度，影响最终产品的上市时间。所以他们需要一种工具，也就是泰克示波器帮助他们解决问题，提高调试效率。
SDRAM调试挑战：
1.精确的时序要求；
2. 多路信号(控制线、地址线、数据线)连调；
3.建立保持时间违规的精确定位与时间修正。
二、解决方案
解决SDRAM的调试问题，示波器无疑是最佳选择，但是传统的示波器不能完全解决这类问题。泰克的MSO4000系列示波器是解决这一问题的最佳工具:
a)最多可同时测试4条模拟通道+16条数字通道;
b)模拟通道高达1GHz带宽，5GS/s采样率， 每通道均有10M点存储深度;
c) 数字通道具有高达16.5GS/s的定时分辨率，精确判断时序;
d)波形导航和搜索功能，帮助客户快速定位关心的问题点;.
e)具有逻辑和建立保持时间违规触发和搜索条件，给SDRAM的调试带来极大方便。
如图所示，4个逻辑通道接SDRAM的4个控制信号，CS#片�。琖E#写使能，CSA#列选通，RAS#行选通，均为低有效。客户关心的是，满足: CS#=0; WE#=0; CSA#= 1; RAS#= 0时，这表示着SDRAM初始化位置，2通道的时钟信号和4通道的数据信号的建立保持时间问题。
根据客户的需求，四个逻辑信号可以按照逻辑触发条件触发，存储深度可以设置成1M点或更多，触发成功后，在存储的信号中搜索与触发条件- -致的情况，如图共搜索到29个， 分别查看这29个位置，测量其建立保持时间是否满足，如图所示，建立时间是11.4ns， 保持时间是9ns，这个是满足建立保持时间的，另外，客户想知道最差的情况是出现在什么时候，也可以方便的找到。
MSO4000系列示波器可同时测试多条数据线上的的建立保持时间违规问题。如图所示，同时测量四条数据信号的建立保持时间违规，打开MagniVu功能,高达60.6ps( 16.5GS/s)的定时分辨率，可精确地测定时钟延与数据延的时间差。由于演示过程中的连接问题，只同时测试4条数据线，客户的实际需求是同时测试所有数据线12bit，泰克示波器的MSO4000系列有16个逻辑通道，也可以完成这类测试。
如图所示，MSO4000系列示波器也可在模拟通道上触发建立保持时间违规问题，可根据客户芯片手册的规定，设置建立时间和保持时间限值，找到信号中的问题点。但是客户表示，最关心的还是控制信号满足特定条件的时候，建立保持时间违规问题，对于数据线上的其他建立保持时间问题其实并不是特别重要。
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